硬件驗證語言
硬件驗證語言（英語：hardware verification language, 縮寫為 HVL）是一種用硬件描述語言（HDL）編寫、用於電子電路設計驗證的程式語言。硬件驗證語言通常具有類似C++或Java這樣高級語言的特點，同時又提供硬件描述語言那樣的位運算功能。許多硬件驗證語言能夠生成帶約束的隨機激勵，並提供了功能覆蓋結構，來輔助設計人員進行複雜的硬件驗證。
SystemVerilog、OpenVera和SystemC是最常用的硬件驗證語言[1][2]。其中，SystemVerilog更是將硬件描述語言與硬件驗證語言合併到單一標準。
參考文獻
- ^ The ASIC Guy Verification Poll. [2012-08-25]. （原始內容存檔於2012-09-28）.
- ^ DVCon Language Poll. [2012-08-25]. （原始內容存檔於2012-02-27）.
外部連結
- Think Verification: http://www.thinkverification.com/ （頁面存檔備份，存於互聯網檔案館）
