可测试性设计
可测试性设计（英語：Design for testing或英語：Design for Testability，DFT）是一种集成电路设计技术。它是一種将特殊结构在设计阶段植入电路的方法，以便生產完成后进行测试，確保檢測過後的電子元件沒有功能或製造上的缺陷。
电路测试有时并不容易，电路的许多内部节点信号在外部难以控制和观测。通过在半導體製程中添加可测试性设计结构，如扫描链等，並利用自動測試設備執行測試程式，可以在生產完成後立即進行品質檢測。有些特定的裝置會在其最終產品的組件上加上測試功能，在消費者的使用環境下執行時一併測試。測試程式除了會指出錯誤資訊外，還會一併將測試的紀錄檔保留下來，可供設計人員找出缺陷的來源。
更簡單的說，測試程式會對所有的被測裝置輸入測試訊號，並期待它們給出預期的正確回應。如果被測裝置的回應與預期回應一致，則可得知電路正常，否則 即為測試錯誤。
為了方便使用測試程式檢測錯誤，電路設計階段不可忽視可測試性設計。在可測試性設計的規則確認完善下，可以利用自動測試圖樣產生器進行更複雜的測試。
参考文献
- IEEE Std 1149.1 (JTAG) Testability Primer （页面存档备份，存于互联网档案馆） A technical presentation on Design-for-Test centered on JTAG and Boundary Scan
- Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin and Scheffer, ISBN 0-8493-3096-3 A survey of the field of electronic design automation. This summary was derived (with permission) from Vol I, Chapter 21, Design For Test, by Bernd Koenemann.
延伸阅读
- Laung-Terng Wang, Cheng-Wen Wu and Xiaoqing Wen. VLSI Test Principles and Architectures: Design for Testability. Morgan Kaufmann. ISBN 978-0123705976.
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